歡迎了解Verilog並使用過ISE的朋友參加

不要用不了解FPGA的童鞋來誤導人們。

事實上，房東使用這種方法存在一些問題。

我認為房東的意圖是讓您的電路在 DCM 鎖定時工作。

因此，您想使用鎖定作為 RST 訊號。

但賽靈思已經為您解決了這個問題。

當FPGA的配置完成後，FPGA會有乙個啟動過程，就是等待DCM被鎖定。

然後您的電路就可以工作了，請參考每個系列的 Xilinx FPGA 配置文件。

如果您使用的是 v4，有關詳細資訊，請參見 UG071 的第 21 頁。

對於 V5，請參見 UG34 的第 191 頁。

對於 V6，請參閱 UG360 的第 88 頁。

增加標誌 reg 標誌的數量 = 1'b0;

新增一句話： if（ flag &&&lock）begin

flag = 1'b1;

end，然後如果標誌為 1，則不會將其清除為零。

拿起鎖上公升邊緣，你就可以開始了。

always @ posedge clk or negedge rst_b)

if (~rst_b)

lock_dly <=1'b0;

else lock_dly <= lock;

asisgn lock_rst = lock & lock_dly;

always @ posedge clk or posedge lock_rst)

beginif (lock_rst) my_target_reg=0;

elsemy_target_reg=my_target_reg+1;end

增加標誌 reg 標誌的數量 = 1'b0;

新增一句話：if（ flag &&&lock）。

beginflag = 1'b1;

end，然後如果標誌為 1，則不會將其清除為零。

如果使用 ISE，您將生成乙個 verilog 測試檔案，該檔案將幫助您將乘法器模組新增到其中，然後根據需要修改輸入引數的值 Always 5 clk = ！clk;Always @（posedge clk） begin 輸入引數的值 end

Oddr2：你是用它來生成CLK的嗎？ 在ISE軟體中，您可以在最右側查詢乙個看起來像燈泡的圖示。 名稱為語言模板。

單擊Verilog->Device Primitive Instantiaion->spartan6->i ocomponents->ddr registers，然後單擊輸出DDR暫存器（oddr2），系統將提示您如何使用它！

少年白，首先，你有個地方不對，例項化。

志。 CE （Cout），此 CE 表示：

DOUT 僅宣告為 output 是 wire 型別，並且只能用於組合邏輯，您還應該在此處將其宣告為時序邏輯的 reg，如下所示： 輸出 reg [7：0] dout

readmemh 系統任務。 使用時鐘通過將每個週期加 1 來控制位址。