如何為 FPGA 設計 PLL 模組？

使用 FPGA 時，產生所需的特定頻率是一件非常簡單的事情。 一種方法是設計您自己的輸入時鐘的乘法和除法。 另一種非常簡單的方法是使用FPGA自帶的PLL，如果使用MegaFunction圖形設計方法來定製PLL模組，則只需幾個步驟即可完成。

開啟 MegaWizard 外掛程式管理器，在 Installed Plug-ins， Io， 並找到 Altpll 模組。 如果不選擇裝置，可以在視窗的右上角選擇它。 選擇要生成模組的程式語言，然後輸入要生成的模組檔案的路徑和名稱。

第二步是進入類網頁引數設定視窗，可以點選每個步驟的鏈結跳轉到對應的步驟。 在右上角可以看到這個altpl模組的相關資訊，還有模組使用者指南、設計參考等參考文件，還可以生成樣本波形作為參考。

1、general/modes。在常規列中，您可以設定器件、速度電平、輸入頻率，還可以在 LVDS 模式下設定 PLL（需要器件支援）。 在 PLL 型別（影響補償模式）中設定 PLL 型別。

2. （掃瞄鎖定）設定PLL控制訊號。

3. 模擬庫：選擇模擬中要使用的庫。

4. 摘要您可以看到將要生成的檔案。

megafunction 的 altpll 模組實際上使用 **，並通過呼叫 altera mf 庫中的 pll 模組來實現 pll。 開啟生成的。 VHD 檔案來檢視呼叫情況。

使用 Quartus2 中現成的 PLL 模組滿足需求，在空白處雙擊，找到 altpll，配置後新增工程，即可在 megafunctions 資料夾中使用。

PLL可以在呼叫IP核心的介面中例項化，如在Io列中（在本例中為Altera）。 引數配置都在裡面，對應的引腳也很特殊，這是普通的io口是做不到的。

我們使用 Altera，但說實話，Xilinx 的東西有更好的聲譽。 好吧，ISE也不錯。

Altera和Xilinx的FPGA和相關軟體都很好用，效能也差不了多少，但使用上肯定有差異，關鍵是看哪乙個用了，好學。 目前，Altera有很多大學課程，所以我在學校實驗室裡用得比較多，我上學的時候就研究過Altera。 但現在該公司使用的是賽靈思。

我學會了其中乙個，然後使用了另乙個，我很快就開始了，而且通常是類似的東西。 因此，關鍵是學習的便利性和可用的資源。 沒有必要刻意分割它。

我使用的是 Xilinx ISE。 因為它是賽靈思3E晶元，呵呵。

有兩件事需要區分：

1、FPGA基本上由6個部分組成：程式設計IO單元、基礎鉛凳程式設計邏輯單元、嵌入式塊RAM、豐富的佈線資源、底層嵌入式功能單元和嵌入式專用硬核。

CPLD的結構比較簡單，主要由可程式設計IO單元、基本邏輯單元、接線池等輔助功能模組組成。

2、FPGA一般具有豐富的觸發資源，而CPLD組合邏輯資源較為豐富。

CPLD 是 PLD 的公升級版，現在不需要 PLD。