如何理解 FPGA 中程式的 RAM

FPGA 通過 LUT 實現邏輯，LUT 最重要的部分是 RAM，它用於儲存您的設計轉換為的真實 CI 表。 例如，如果你有 4 個輸入，那麼這 4 個輸入產生的組合邏輯結果最多是 16 個結果的 4 次方 2，FPGA 對應這 16 個結果的 4 個輸入位址，輸入生成乙個 4 位位址，在 RAM 中找到相應的結果， 從而輸出相應的結果。

你的理解基本正確，LUT使用的柱塞沒有在一起，而渣基輪是分布的。 此外，還有一大塊RAM用於系統設計。

這些RAM中的資料在斷電後會丟失，這也是FPGA和CPLD的區別，FPGA每次上電時都必須從外部快閃記憶體或****bit流出。

公羊的內部進入內部。

FPGA內部的RAM分為兩部分，一部分是用於LUT的分布式RAM，另一部分是塊RAM

RAM）是用於儲存資料的專用RAM，也就是說，在系統設計中需要使用較大的資料儲存區域（如FIFO、SRAM等）。

FPGA 通過 LUT 實現邏輯，LUT 最重要的部分是 RAM，它用於儲存您的設計轉換為的真值表。 例如，如果你有 4 個輸入，那麼這 4 個輸入產生的組合邏輯結果最多是 16 個結果的 4 次方 2，FPGA 將對應 4 個輸入位址對應的 16 個結果，輸入會生成乙個 4 位位址，然後在 RAM 中找到對應的結果， 從而輸出相應的結果。

你的理解基本正確，LUT使用的RAM不是一起的，而是分布式研磨的。 此外，還有一塊RAM是盲目的，並且對於系統設計來說是復發的。

這些RAM中的資料在斷電後會丟失，這也是FPGA和CPLD的區別，FPGA每次上電時都必須從外部快閃記憶體或****bit流出。

公羊的內部進入內部。

我不知道我有沒有說清楚。

還行。 如果處理得當，你可以讀很多東西。

例如，如果你遵循以下想法，你可以閱讀 2：：

假設有乙個時鐘 A，您想在 A 的上公升沿到達時讀取 1，在下降沿到達時再讀取 1。 你設定了乙個 2 位變數 i，然後你用乙個週期比 a 小得多的時鐘 b 來監控 a（這可以通過在 b 的上公升沿到達時將 i 的低位移動到左邊乙個地方來完成，使其成為 i 的高位，然後將 a 的電平值分配給 i 的低位）， 因此，當 A 較低時，I ="00"，當 a 的上公升沿到達時，i="01"，當 A 為高電平時，i="11"，當下降沿到達時，i="10"。

然後你可以在 i="01"從 RAM 讀取資料時，在 I="10"讀取另一條資料。

這使得可以在乙個 A 週期內從 RAM 讀取 2 個資料。

至於RAM位址有沒有變化，資料是可以讀取的，需要看一下RAM資料表，弄清楚它是如何讀取的，是如何儲存的。 —

DDR RAM，上公升沿和下降沿各讀取一次，不知道可行嗎？

現場可程式設計門陣列：啊

我的猜測是有人犯了乙個概念上的錯誤。

顧名思義，所謂的FPGA配置檔案是用來配置FPGA的，它儲存了FPGA內部可定製電路單元的工作模式（如SRAM組成的LUT的真值表、單元之間的連線關係等）。 簡單來說，FPGA是一種可定製的積體電路，配置檔案儲存了有關如何構建積體電路的資訊。 載入FPGA後，根據配置檔案中的資訊初始化內部單元，並按預期開始工作。

因此，配置檔案總是儲存在它應該儲存的位置，無論是在片上還是片外，但它肯定是非易失性儲存器中的乙個。 無論是在載入之前還是之後都沒有關係。 FPGA載入後的工作狀態是這個配置檔案的體現，但如果載入後將配置檔案儲存在FPGA中，則在概念上並不清晰。

位格式在 FPGA 中，在電源故障時丟失。

MCS 等格式儲存在片外並永久儲存。