為什麼在Verilog設計中不能合成顯示、初始？

你知道，這是一種硬體描述語言，它描述硬體電路。

顯示就是顯示資訊，在描述硬體的時候，如何顯示一些資訊呢？

initialse是初始化，你怎麼能在開始時給一些訊號乙個初始值，然後立即撤消它？

這在硬體電路中是不可能的。

這些東西都不能對映到實際電路。

可以轉換為實際電路的模組。

帶有 $ 的系統任務（例如 $display）是非綜合模組。

從通知來看，它將被忽略。 但是，不建議將初始語句嵌入到可合成的 ** 中。 這可能會導致設計不可移植。

這種情況比較複雜，建議在CSDN技術社群網路上找到準確的答案。

附加資訊：英語是一種西日耳曼語，最早在中世紀早期在英國使用，由於其廣闊的殖民地，它是世界上使用最廣泛的語言。 英國人的祖先盎格魯部落是日耳曼部落之一，後來遷移到英國稱為英格蘭的地區。

這兩個名字都來自波羅的海半島的安格利亞。 該語言與弗里斯蘭語和下撒克遜語密切相關，其詞彙受到其他日耳曼語言的影響，尤其是北歐語（北日耳曼語），主要用拉丁語和法語書寫。 英語已經發展了 1,400 多年。

==（這不是胡說八道嗎）在初始化時

通常，它用於在程式模組的開頭初始化資料，並清除暫存器、輸出和其他變數。 特別是，它在測試台中非常常見，也用於初始化。

測試模組通常用於給出初始訊號值，但不需要實現實際功能，因為它是不可合成的。

如果無法合成初始語句，最好使用 FPGA 而不是初始語句。

如果使用 initial，則只能使用它來設定暫存器的初始值。

要工作，您必須給出乙個時鐘時鐘，然後指定訊號翻轉一次的時鐘週期數。 這樣燈就會閃爍。

100 的寫入也是不可合成的，只能在測試台中使用。

當你上硬體時，要注意哪些verilog語句可以合成